# FPGA(VHDL)模数转换IP和锁相环IP激光信号判定人数

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{% tab title="关键词" %}
FPGA | VHDL | 模数转换IP | 锁相环IP | 激光 | 光电
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{% tab title="梗概" %}
展示如何配置和生成两个 Altera IP——ADC IP 和 PLL IP。 光传感器 ADC 定序器展示了一个简单的有限状态机。 它只有两种状态，并且每个时钟周期状态都会更改为另一种状态。 演示如何在具有通用设置的光传感器计数器 LED 模块中创建计数器和触发器。

### 光电电路

### FPGA板子

### Altera 模数转换IP(硬 IP 和软 IP）

配置IP

### Altera 锁相环IP

生成 ADC PLL IP

生成级联 PLL IP

### 光电触发示例

设计包括五个 VHDL 文件：light\_sensor\_top.vhd、adc\_interface.vhd、adc\_pll.vhd、cascade\_pll.vhd、light\_sensor\_adc\_sequencer.vhd 和 light\_sensor\_counter\_led。 将使用板上的八个用户 LED 来显示通过光信号的人数。 图 1显示了此设计的框图。 八个 LED 形成一个 8 位二进制无符号值。 此功能由模块名称“光传感器计数器 LED”完成。

### VHDL代码
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