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iCEstick 评估套件（iCE40HX-1k 板载）
艾睿MAX1000板
该项目有助于对 FPGA 项目进行板载测试和调试。 这是通过实时捕获，然后以图形方式显示发生在 FPGA 芯片内部的信号转换来完成的。
应用程序的主机部分是用 Java 语言和 Python 实现的。 应用程序接收捕获的数据并将其保存在磁盘上名为 capture.v 的文件中。 该文件是行为（仿真）Verilog HDL 文件。 为了模拟 capture.v 和查看捕获的数据，需要一个带有信号图形查看器的 Verilog HDL 模拟器。
FPGA 和主机之间的交互如图 2 所示。现在，重要的是主机可以向监视器发送运行命令，以便开始新的捕获并将其发送回。
如图所示，逻辑分析仪的 FPGA 端由三个组件组成。 这些是：
处理数据捕获过程的监控模块
处理 FPGA 和主机之间通信的高级部分的计算机输入和发送捕获模块
专用于主机-FPGA接口协议的UART模块
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